这本书解决了什么问题？

理解RISC-V指令集与微架构：帮助读者掌握RISC-V指令集原理，以及从指令到流水线实现的完整设计流程。剖析香山处理器源代码：逐模块解读香山SoC的ICache、DCache、流水线、BPU等核心组件，理解工业级CPU设计。掌握Chisel硬件描述语言：从Scala基础到Chisel编译前后端，让读者能用Chisel编写复杂硬件电路。学习高性能处理器设计技术：涵盖乱序执行、分支预测、多级缓存、一致性协议等先进微架构技术。了解开源芯片生态：理解RISC-V开源模式、Diplomacy参数协商、TileLink总线等开源芯片基础设施。

这本书适合哪些读者？

CPU设计工程师：从事处理器微架构设计，希望深入理解RISC-V和香山开源项目的资深工程师。芯片验证与后端工程师：需要了解RTL设计细节，以便进行验证和物理实现的从业人员。计算机体系结构研究生：研究方向为处理器设计或开源芯片，需要源码级参考的研究生。 EDA与编译工具开发者：对Chisel编译流程和硬件生成感兴趣的工具链开发者。资深嵌入式系统工程师：希望从应用层深入到处理器设计，理解底层硬件行为的专家。

这本书应该怎么读？

先补Chisel基础：第2-6章是Chisel语言核心，务必动手编写和仿真小型电路。按卷阅读：第一卷打基础，第二卷剖析流水线，第三卷深入存储与MMU，建议按顺序推进。对照源码阅读：每章配合香山开源代码仓库，边读边定位模块，理解代码与理论的对应关系。重点攻克第12-14章：流水线前端、执行单元和缓存是CPU设计核心，需反复研读。参与社区讨论：加入香山开源社区，与开发者交流疑问，获取最新代码和文档更新。

读完这本书能收获什么？

RISC-V处理器设计能力：能理解并设计RISC-V流水线，掌握乱序执行和分支预测实现。 Chisel硬件开发能力：能使用Chisel编写复杂硬件模块，理解编译到Verilog的完整流程。香山源码剖析经验：具备阅读和分析工业级开源CPU源代码的能力，能定位和修改关键模块。高性能微架构知识：掌握缓存一致性、TileLink总线、MMU虚拟内存等高级微架构技术。开源芯片生态视野：理解RISC-V开源模式、Diplomacy参数协商和开源EDA工具链。

E-BOOK RISC-V CPU芯片设计(香山源代码剖析共3册) 毛德操

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《RISC-V CPU芯片设计(香山源代码剖析共3册)》[51M]百度网盘|pdf下载|亲测有效

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CPU设计 RISC-V 香山处理器 Chisel 芯片架构

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理解RISC-V指令集与微架构：帮助读者掌握RISC-V指令集原理，以及从指令到流水线实现的完整设计流程。
剖析香山处理器源代码：逐模块解读香山SoC的ICache、DCache、流水线、BPU等核心组件，理解工业级CPU设计。
掌握Chisel硬件描述语言：从Scala基础到Chisel编译前后端，让读者能用Chisel编写复杂硬件电路。
学习高性能处理器设计技术：涵盖乱序执行、分支预测、多级缓存、一致性协议等先进微架构技术。
了解开源芯片生态：理解RISC-V开源模式、Diplomacy参数协商、TileLink总线等开源芯片基础设施。

📖 书籍简介

内容简介

RISC-V是美国加州大学伯克利分校的一个开源项目，RISC-V是唯一可望与ARM（现在手机中用的都是ARM）正面竞争的CPU，作为一个开放自由免费的指令集，RISC-V支持多种模式的微结构设计，人们既可以基于RISC-V做开源处理器设计，也可以做成商用的处理器，正是RISC-V开放自由的特性，成就了芯片产业的百家争鸣。本书以中科院计算所的香山项目的源代码为实例为读者剖析RISC-V，将对处理器的指令集、微架构实现与开源模式等概念以及和RISC-V的联系等进行解读，希望能帮助广大读者更好地理解RISC-V与开源处理器。

第一卷
第1章超大规模集成电路VLSI
1.1 模拟电路与数字电路
1.2 半导体
1.3 晶体管
1.4 MOS场效应管与CMOS
1.5 集成电路
1.6 ASIC 和FPGA
第2章硬件描述语言HDL
2.1 RTL及其综合
2.2 VHDL语言
2.3 Verlog和System Verilog语言
2.4 高级编程语言与高级HDL
2.5 Chisel语言与Scala语言
2.5.1 Scala语言简介
2.5.2 Chisel语言的内嵌
第3章 Chisel编译的前端
3.1 Annotation与编译过程
3.2 从命令行开始
3.3 Chisel 的 Shell 和命令行选项
3.4 Chisel的编译过程
第4章 Chisel 代码的 Elaborate和Convert
4.1 Chisel代码的 Elaborate
4.2 Chisel输出的Convert
第5章 Chisel的基本语素
5.1 组合电路
5.2 Chisel的Data类
5.3 Bundle和Vec
5.4 Wire
5.5 比较器
5.6 Mux
5.7 PriorityMux
5.8 OneHot
5.9 Mux1H
5.10 Bundle上的信号传输
5.11 When语句
5.12 寄存器
5.13 移位寄存器
5.14 Counter
5.15 存储器Mem
5.16 RawModule 和Module
5.17 BlackBox和ExtModule
5.18 Pipe
5.19 PipelineConnect
5.20 Queue
第6章 Chisel编译的后端
6.1 VerilogEmitter
6.2 第一步:对中间结果的预处理runTransforms()
6.3 第二步:emit verilog()
6.3.1 build netlist()
6.3.2 build ports()
6.3.3 build streams()
6.3.4 emit streams()
第7章 RISC 处理器
7.1 RISC-I和RISC
7.2 SPARC
7.3 MIPS
7.4 ARM
7.4.1 ARM的Thumb指令
7.4.2 ARM的DSP扩充
7.4.3 ARM的SIMD扩充
7.4.4 ARM的Jazelle指令
7.4.5 ARM的安全性扩充
7.4.6 ARM的客户指令
7.4.7 ARM的Cortex系列
7.5 其它RISC处理器
……
第8章计算机的微结构
第9章 RISC-V的系统结构及其实现
第10章参数协调与Diplomacy
第11章存储子系统与TileLink
第12章外设与AXI4
第13章时钟与时钟域
第14章配置与参数
第二卷
第15章香山SoC的顶层
第16章 PMA与PMP
第17章香山SoC的指令缓存ICache
第18章流水线前端和IFU
第19章流水线前端的Ftq
第20章转移预测-BPU
第21章 XSCore的后端-CtrlBlock
第22章指令的译码和派发
第23章指令的执行
第24章指令执行单元
第25章 CSR指令及其执行
第26章执行结果的回写与交割
第三卷
第27章香山 SoC的 MemBlock
第28章香山SoC的数据缓存DCache
第29章香山SoC的次级缓存HuanCun
第30章香山 SoC的片上存储器
第31章香山SoC的外部接口与中断
第32章香山SoC的虚存与MMU

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